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La Alianza de VDF comenzó a principios de 2019 para evaluar la viabilidad de desarrollar hardware rápido y abierto para computar funciones de retardo verificables (VDF). Para empezar, el equipo desarrolló implementaciones de CPU y FPGA de una VDF RSA para comprender mejor su potencial de aceleración de hardware. Estas implementaciones se utilizaron para resolver un rompecabezas criptográfico de 20 años en el MIT en dos meses. Ahora, la Alianza VDF abre el código de estos diseños e invita a la comunidad a hacerlos aún más rápidos.